台积电的 3nm 节点没有 SRAM 缩放意味着更昂贵的 CPU 和 GPU

根据 WikiChip 的一份报告，台积电的 SRAM Scaling 已经大幅放缓。对于全新的制造节点，我们希望它们能够提高性能、降低功耗并增加晶体管密度。但是，虽然逻辑电路已经随着最近的工艺技术很好地扩展，但 SRAM 单元一直落后并且显然几乎停止在 TSMC 的 3nm 级生产节点上扩展。对于未来的 CPU、GPU 和 SoC 来说，这是一个主要问题，由于 SRAM 单元面积缩放缓慢，它们可能会变得更加昂贵。

台积电在 今年早些时候正式推出其 N3 制造技术时表示，与其 N5(5 纳米级)工艺相比，新节点的逻辑密度将提高 1.6 倍和 1.7 倍。它没有透露的是，与 N5 相比，新技术的 SRAM 单元几乎没有扩展，根据 WikiChip，它从台积电在国际电子设备会议 (IEDM) 上发表的一篇论文中获得信息

TSMC 的 N3 具有 0.0199µm^² 的 SRAM 位单元尺寸，与 N5 的 0.021µm^²SRAM 位单元相比仅小约 5%。改进后的 N3E 变得更糟，因为它带有 0.021 µm^² SRAM 位单元(大致转换为 31.8 Mib/mm^²)，这意味着与 N5 相比根本没有缩放。

同时，英特尔的 Intel 4(最初称为 7nm EUV)将 SRAM 位单元大小从 0.0312µm^² 减少到 0.024µm^²，对于 Intel 7(以前称为 10nm Enhanced SuperFin)，我们仍在谈论 27.8 Mib/mm ^²，这有点落后于 TSMC 的 HD SRAM 密度。

此外， WikiChip 回忆起 Imec 的演示文稿，该演示文稿显示在带有分支晶体管的“超过 2nm 节点”上的 SRAM 密度约为 60 Mib/mm^²。这种工艺技术还需要数年时间，从现在到那时，芯片设计人员将不得不开发具有英特尔和台积电宣传的 SRAM 密度的处理器(尽管英特尔 4 不太可能被除英特尔以外的任何人使用)。

现代芯片中的 SRAM 负载

现代 CPU、GPU 和 SoC 在处理大量数据时将大量 SRAM 用于各种缓存，从内存中获取数据效率极低，尤其是对于各种人工智能 (AI) 和机器学习 (ML) 工作负载。但是现在即使是智能手机的通用处理器、图形芯片和应用处理器也带有巨大的缓存：AMD 的 Ryzen 9 7950X 总共带有 81MB 的缓存，而 Nvidia 的 AD102 使用至少 123MB 的 SRAM 用于 Nvidia 公开披露的各种缓存。

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